Intel, Samsung và TSMC

(Bản dịch cùng tiêu đề, từ tạp chí Semiconductor Engineering, Tác giả: BTV Ed Sperling, https://semiengineering.com/intel-vs-samsung-vs-tsmc/ - July 15th, 2024)

Ba nhà sản xuất chip hàng đầu thế giới - Intel, Samsung và TSMC - đã bắt đầu hoàn thiện quy trình sản xuất của họ, đưa ra các mốc thời gian đầy tham vọng cho các thế hệ chip tương lai, đặt nền tảng cho những cải tiến đáng kể về hiệu suất và rút ngắn thời gian cung cấp các thiết kế tùy chỉnh.

Khác với trước đây, khi chỉ có một lộ trình chung của ngành quyết định hướng đi cho tiến trình sản xuất chip tiếp theo, thì ba nhà máy sản xuất lớn nhất hiện nay đang ngày càng tự định hướng cho mình. Mặc dù đều hướng đến mục tiêu chung là transistor 3D và đóng gói tiên tiến, cùng với hàng loạt công nghệ hỗ trợ và mở rộng, cũng như hệ sinh thái rộng lớn và đa dạng hơn, nhưng những khác biệt then chốt về phương pháp sản xuất, kiến trúc và việc tận dụng các nhà cung cấp thứ ba đang dần xuất hiện.

Bản đồ định hướng của cả ba nhà sản xuất chip hàng đầu đều dự báo việc thu nhỏ transistor sẽ tiếp tục diễn ra cho đến khi đạt kích thước 18/16/14 angstrom. Trong tương lai, có khả năng các transistor sẽ chuyển từ cấu trúc nanosheet (hay còn gọi là GAAFET/ nanowire/ RibbonFET/ MBCFET) và Forksheet FET sang Complementary FET (CFET). Động lực chính cho sự thu nhỏ transistor là sự phát triển của Trí tuệ Nhân tạo/Máy học (AI/ML) và lượng dữ liệu khổng lồ cần xử lý. Hầu hết các thiết kế vi mạch trong tương lai sẽ bao gồm các mảng khối xử lý, thường có mức dự phòng và tính đồng nhất cao để đảm bảo năng suất sản xuất.

Tuy nhiên, trong một số trường hợp khác, các thiết kế vi mạch có thể chứa hàng tá hoặc hàng trăm chiplet, một số được tối ưu hóa cho các kiểu dữ liệu cụ thể và một số khác dành cho xử lý tổng quát hơn. Các chiplet này có thể được tích hợp trên một đế bán dẫn theo cấu hình 2.5D. Đây là phương pháp đang được ưa chuộng trong các trung tâm dữ liệu vì nó đơn giản hóa việc tích hợp bộ nhớ băng thông cao (HBM). Cấu hình 2.5D cũng được sử dụng trong các thiết bị di động, vốn bao gồm nhiều thành phần khác như cảm biến hình ảnh, nguồn điện và các khối logic kỹ thuật số bổ sung cho các chức năng không quan trọng. Bên cạnh 2.5D, cả ba nhà sản xuất đều đang nghiên cứu các IC 3D hoàn chỉnh. Ngoài ra, sẽ có các tùy chọn tích hợp lai, trong đó các khối logic được xếp chồng lên nhau và gắn trên một đế bán dẫn, nhưng được tách biệt khỏi các thành phần khác để giảm thiểu tác động vật lý như nhiệt. Cấu hình không đồng nhất này được gọi là 3.5D hoặc 5.5D.

Tùy biến nhanh và hàng loạt trong ngành bán dẫn

Một trong những thay đổi lớn nhất của ngành là khả năng đưa các thiết kế chuyên biệt cho từng lĩnh vực ra thị trường nhanh hơn đáng kể so với trước đây. Mặc dù có vẻ đơn giản, đây là một yêu cầu mang tính cạnh tranh cần thiết cho nhiều chip hàng đầu, đòi hỏi những thay đổi cơ bản trong cách thức thiết kế, sản xuất và đóng gói chip. Để thực hiện thành công phương thức này, cần kết hợp các tiêu chuẩn, phương thức kết nối sáng tạo và sự phối hợp giữa các ngành kỹ thuật vốn dĩ ít có sự tương tác trong quá khứ.

Tùy biến hàng loạt bao gồm các yếu tố cần cân bằng thường thấy như công suất, hiệu suất, diện tích và chi phí (PPA/C), đồng thời cũng bao gồm các tùy chọn lắp ráp nhanh chóng. Đó chính là lời hứa hẹn của việc tích hợp các chiplet không đồng nhất, và theo góc nhìn mở rộng quy mô, đây đánh dấu giai đoạn tiếp theo của Định luật Moore. Toàn bộ hệ sinh thái bán dẫn đã lặng lẽ đặt nền móng cho sự thay đổi này trong hơn một thập kỷ qua.

Mặc dù việc tận dụng các chiplet không đồng nhất (chiplet heterogeneous) - bản chất là IP được thiết kế sẵn từ nhiều nhà cung cấp và xưởng sản xuất bán dẫn khác nhau - mang lại nhiều lợi thế về mặt tính năng và hiệu quả, nhưng tích hợp chúng để hoạt động đồng bộ là một thách thức kỹ thuật đáng kể. Bước đầu tiên để vượt qua thách thức này là thiết lập kết nối giữa các chiplet theo một phương thức chuẩn hóa nhằm đạt được hiệu quả xử lý dự đoán được. Đây là lĩnh vực mà các nhà xưởng đang tập trung nhiều nỗ lực, đặc biệt với việc phát triển các tiêu chuẩn giao tiếp chip tiên tiến như Universal Chiplet Interconnect Express (UCIe) và Bunch of Wires (BoW). Mặc dù khả năng kết nối là yêu cầu thiết yếu cho tất cả các nhà sản xuất hàng đầu, nhưng nó cũng là một trong những lĩnh vực chính tồn tại những phương pháp tiếp cận khác biệt.

Giải pháp hiện tại của Intel Foundry (trước khi bước vào sản xuất IC 3D hoàn toàn tích hợp) là phát triển các "socket" được tiêu chuẩn hóa cho chiplet. Thay vì mô tả chi tiết từng chiplet cho thị trường thương mại, Intel Foundry xác định thông số kỹ thuật và giao diện chung. Điều này cho phép các nhà cung cấp chiplet phát triển các "mini-chip" chức năng hạn chế đáp ứng các thông số kỹ thuật đã được thiết lập. Cách tiếp cận này giải quyết một trong những rào cản lớn đối với việc hình thành một thị trường chiplet thương mại, đảm bảo tất cả các thành phần từ tốc độ dữ liệu đến quản lý nhiệt và nhiễu đều có thể phối hợp nhịp nhàng với nhau.

Giải pháp của Intel Foundry dựa nhiều vào công nghệ Embedded Multi-Die Interconnect Bridge (EMIB) - Cầu nối tích hợp đa đế bán dẫn, được giới thiệu lần đầu tiên vào năm 2014. Lalitha Immaneni, phó chủ tịch phát triển công nghệ của Intel, cho biết: "Điểm thú vị thực sự về đế EMIB là bạn có thể thêm bất kỳ số lượng chiplet nào vào đó. Chúng tôi không bị giới hạn về số lượng IP có thể sử dụng trong thiết kế và nó cũng không làm tăng kích thước của lớp trung gian (interposer), do đó tiết kiệm chi phí và không phụ thuộc vào quy trình sản xuất. Chúng tôi đã cung cấp bộ công cụ thiết kế lắp ráp package, tương tự như PDK truyền thống dành cho việc lắp ráp. Chúng tôi cung cấp cho các nhà sản xuất các quy tắc thiết kế, quy trình tham chiếu và cho họ biết các cấu trúc được phép. Bộ công cụ này cũng cung cấp cho họ bất kỳ tài liệu phụ nào cần thiết để đưa chiplet vào quy trình lắp ráp của chúng tôi."

Tùy thuộc vào thiết kế, có thể có nhiều EMIB trong một package, kết hợp với vật liệu tản nhiệt (TIM) để giảm nhiệt có thể bị mắc kẹt bên trong package. TIM thường là các miếng đệm được thiết kế để dẫn nhiệt ra khỏi nguồn và chúng đang trở nên phổ biến hơn do lượng xử lý bên trong package tăng lên và do đế bán dẫn được làm mỏng đi để rút ngắn khoảng cách truyền tín hiệu.

Tuy nhiên, khi kích thước đế bán dẫn giảm, khả năng tản nhiệt cũng giảm theo, dẫn đến sự xuất hiện các gradient nhiệt. Gradient nhiệt phụ thuộc vào khối lượng công việc đang được xử lý, do đó khó dự đoán trước và gây ra những khó khăn trong quá trình thiết kế tản nhiệt. Để loại bỏ nhiệt lượng dư thừa, các giải pháp thường được sử dụng bao gồm TIM, bộ tản nhiệt bổ sung và thậm chí có thể là các phương pháp làm mát phức tạp hơn như Kênh dẫn vi lưu (Microfluidics).

Cả TSMC và Samsung đều cung cấp các giải pháp bridge (cầu nối) để tích hợp chiplet. Samsung tích hợp bridge vào lớp RDL với tên gọi 2.3D hoặc I-Cube ETM. Phương pháp này cho phép kết nối các hệ thống phụ với bridge nhằm mục đích rút ngắn thời gian sản xuất chip bán dẫn hoạt động. Thay vì sử dụng socket, một phần công việc tích hợp sẽ được thực hiện trước trên các mô-đun đã được kiểm chứng là hoạt động tốt.

Theo ông Rene Haas, Giám đốc điều hành Arm, trong bài phát biểu quan trọng tại một sự kiện gần đây của Samsung Foundry: "Việc tích hợp hai, bốn hoặc tám CPU thành một hệ thống là điều mà các khách hàng giàu kinh nghiệm có thể tự thực hiện. Tuy nhiên, để xây dựng một SoC có 128 CPU được kết nối với mạng lưới thần kinh, cấu trúc bộ nhớ, bộ điều khiển ngắt giao tiếp với NPU, một bus ngoài chip để kết nối với một chiplet khác, thì đó là một khối lượng công việc khổng lồ. Trong một năm rưỡi qua, chúng tôi đã chứng kiến sự gia tăng đáng kể của các khách hàng xây dựng các SoC phức tạp này, họ đang yêu cầu nhiều hơn từ chúng tôi."

Samsung đang tích cực xây dựng các liên minh nhà cung cấp chiplet quy mô nhỏ (mini-consortia) [1] nhằm mục tiêu vào các thị trường cụ thể. Chiến lược ban đầu là phân chia chuyên môn: một công ty sản xuất khuôn I/O, một công ty khác sản xuất lớp trung gian (interconnect), và công ty thứ ba sản xuất logic. Sau khi mô hình này được xác nhận tính khả thi, các nhà cung cấp khác sẽ tham gia để gia tăng lựa chọn cho khách hàng.

TSMC luôn đi đầu trong việc thử nghiệm nhiều phương pháp đóng gói tiên tiến, bao gồm cả cầu nối RDL và non-RDL, Fan-Out, chip-on-wafer-on-substrate 2.5D (CoWoS) và System On Integrated Chips (SoIC), khái niệm 3D-IC tích hợp các chiplet trong một đế bán dẫn sử dụng các kết nối cực ngắn. Hiện tại, TSMC cung cấp bộ công cụ thiết kế quy trình cho hầu hết các ứng dụng và tích cực phát triển các bộ công cụ thiết kế lắp ráp dành cho đóng gói tiên tiến, bao gồm cả các thiết kế tham khảo.

Tuy nhiên, thách thức hiện hữu là khách hàng ngày càng yêu cầu các giải pháp đóng gói tùy biến cao cho các gói phức tạp này. Để giải quyết vấn đề này, TSMC đã giới thiệu ngôn ngữ thiết kế mới có tên 3Dblox. 3Dblox là một lược đồ thiết kế hướng dẫn tích hợp các khía cạnh vật lý và kết nối, cho phép áp dụng các kiểm chứng toàn diện. Phương pháp tiếp cận sandbox mang lại tính linh hoạt cho khách hàng, cho phép tận dụng bất kỳ phương pháp đóng gói nào của TSMC - InFO, CoWoS và SoIC. Điều này cũng đóng vai trò chiến lược quan trọng trong mô hình kinh doanh của TSMC, vì hiện tại TSMC là nhà sản xuất bán dẫn theo mô hình "pure-play" duy nhất trong ba ông lớn [2] - cả Intel và Samsung đều đã tách rời hoạt động sản xuất bán dẫn của họ trong thời gian gần đây.

Trong bài thuyết trình giới thiệu 3Dblox lần đầu tiên vào năm 2023, ông Jim Chang, Phó chủ tịch phụ trách công nghệ tiên tiến và kỹ thuật bản mask tại TSMC, đã chia sẻ: "Chúng tôi bắt đầu từ khái niệm modular hóa (đóng gói dạng mô-đun). Với cú pháp ngôn ngữ và các xác nhận (assertion) của 3Dblox, chúng tôi có thể xây dựng một cấu trúc xếp chồng IC 3D hoàn chỉnh."

Ông Chang cho biết lý do ra đời của 3Dblox là do sự thiếu thống nhất giữa các công cụ thiết kế vật lý và kết nối. Tuy nhiên, ông cũng nói thêm rằng một khi phương pháp này được phát triển, nó cũng cho phép tái sử dụng các chiplet trong các thiết kế khác nhau vì nhiều đặc tính của chúng đã được xác định rõ ràng và các thiết kế theo dạng mô-đun.

Hình 1: Phương pháp 3Dblox của TSMC. Nguồn: TSMC

Samsung tiếp tục phát triển ngôn ngữ mô tả hệ thống 3DCODE của riêng mình vào tháng 12 năm 2023. Cả Samsung và TSMC đều tuyên bố ngôn ngữ của họ là tiêu chuẩn, nhưng chúng giống như bộ quy tắc mới hơn vì khó có khả năng những ngôn ngữ này sẽ được sử dụng bên ngoài hệ sinh thái của họ. Cách tiếp cận 2.5D của Intel không yêu cầu ngôn ngữ mới vì các quy tắc được quy định bởi thông số kỹ thuật đế cắm (socket specification), đánh đổi một phần khả năng tùy chỉnh để rút ngắn thời gian đưa ra thị trường và phương pháp đơn giản hơn cho các nhà phát triển chiplet.

Thách thức tích hợp chiplet

Mặc dù công nghệ chiplet mang lại những lợi ích rõ ràng, chẳng hạn như khả năng thiết kế độc lập trên từng process node phù hợp đặc biệt quan trọng đối với các khối analog), việc tích hợp các chiplet lại với nhau để đạt được hiệu quả dự đoán được lại là một thách thức lớn. Sơ đồ kiến ​​trúc giống LEGO ban đầu do DARPA đưa ra đã chứng minh là phức tạp hơn nhiều so với hình dung ban đầu và đòi hỏi những nỗ lực to lớn và liên tục của các hệ sinh thái rộng lớn để làm cho nó hoạt động.

Các chiplet cần được đồng bộ hóa chính xác để đảm bảo xử lý, lưu trữ và truy xuất dữ liệu quan trọng mà không bị chậm trễ. Nếu không, các vấn đề về thời gian có thể xảy ra, dẫn đến tình trạng một phép tính bị trì hoãn hoặc không đồng bộ với các phép tính khác, gây ra sự chậm trễ và bế tắc tiềm ẩn. Trong bối cảnh của các ứng dụng quan trọng đối với an toàn hoặc nhiệm vụ, việc mất một phần nhỏ giây có thể dẫn đến hậu quả nghiêm trọng.

Quá trình thiết kế chiplet, đặc biệt là đối với các thiết kế dành riêng cho từng lĩnh vực (domain-specific designs) không có quy trình "phù hợp cho tất cả", là một nỗ lực vô cùng phức tạp. Mục tiêu của cả ba nhà máy sản xuất là cung cấp nhiều lựa chọn hơn cho các công ty sẽ phát triển chip hiệu suất cao, tiết kiệm điện năng. Ước tính 30-35% trong số các đơn hàng thiết kế chip hàng đầu hiện nay đến từ các công ty hệ thống lớn như Google, Meta, Microsoft và Tesla. Điều này đã làm thay đổi đáng kể tính kinh tế của thiết kế chip và đóng gói tiên tiến, cũng như các công thức và sự đánh đổi về PPA/C (Hiệu suất, Công suất, Diện tích và Giá thành).

Chip được phát triển cho các công ty hệ thống này có thể sẽ không được bán thương mại. Do đó, nếu họ có thể đạt được hiệu suất trên mỗi watt cao hơn, thì chi phí thiết kế và sản xuất có thể được bù đắp bằng năng lượng làm mát thấp hơn, tỷ lệ sử dụng cao hơn - và có khả năng là ít máy chủ hơn. Ngược lại đối với chip bán cho thiết bị di động và máy chủ thông dụng, nơi chi phí phát triển cao có thể được khấu hao trên khối lượng lớn. Tính kinh tế cho các thiết kế tùy chỉnh trong gói tiên tiến có hiệu quả với cả hai trường hợp, nhưng vì những lý do rất khác nhau.

Thu nhỏ, tăng và giảm

Trong các hệ thống chiplet phức tạp này, người ta cho rằng sẽ có nhiều loại bộ xử lý khác nhau, một số được thiết kế chuyên biệt cao và một số khác có mục đích tổng quát hơn. Ít nhất một số trong số này có thể sẽ được phát triển trên các process node tiên tiến nhất do ngân sách điện năng hạn chế. Các process node tiên tiến vẫn cung cấp hiệu suất năng lượng cao hơn, cho phép tích hợp nhiều transistor hơn vào cùng một diện tích để cải thiện hiệu suất. Điều này rất quan trọng cho các ứng dụng AI/ML, nơi xử lý nhiều dữ liệu nhanh hơn đòi hỏi nhiều phép toán nhân/tích lũy (multiply/accumulate) trong các cấu hình song song cao. Transistor nhỏ hơn mang lại hiệu suất năng lượng lớn hơn, cho phép xử lý nhiều hơn trên mỗi milimet vuông silicon. Tuy nhiên, cấu trúc cổng (gate) cần được thay đổi để ngăn chặn rò rỉ, đó là lý do tại sao các Forksheet FET và CFET đang nổi lên.

Nói một cách đơn giản, việc đi đầu về quy trình sản xuất chip vẫn có giá trị. Là người đầu tiên đưa ra thị trường quy trình sản xuất tiên tiến sẽ mang lại lợi thế kinh doanh, nhưng đó chỉ là một mảnh ghép trong bức tranh tổng thể lớn hơn nhiều. Cả ba nhà sản xuất đều đã công bố kế hoạch tiến sâu vào phạm vi angstrom (Å). Intel dự định giới thiệu quy trình 18A trong năm nay, tiếp theo là 14A trong vài năm sau đó.

Hình 2: Lộ trình quy trình của Intel. Nguồn: Intel Foundry

Trong khi đó, TSMC sẽ bổ sung A16 vào năm 2027 (xem hình 3)

Hình 3: Lộ trình mở rộng quy mô của TSMC vào kỷ nguyên angstrom. Nguồn: TSMC

Samsung sẽ đẩy lên 14 angstrom vào thời điểm nào đó trong năm 2027 với SF1.4, dường như bỏ qua 18/16 angstrom. (xem hình 4)

Hình 4: Lộ trình mở rộng quy mô quy trình của Samsung. Nguồn: Samsung Foundry

Xét từ góc độ process node, cả ba nhà sản xuất chip đều đi trên cùng một hướng. Tuy nhiên, tiến bộ không phụ thuộc vào process node đơn lẻ. Mục tiêu ngày càng được quan tâm là độ trễ (latency) và hiệu suất trên mỗi watt trong một lĩnh vực cụ thể, và đây là nơi mà việc xếp chồng logic-on-logic trong cấu trúc IC 3D thực sự sẽ phát huy sức mạnh, sử dụng các liên kết hybrid để kết nối chiplet với đế bán dẫn và với nhau. Vẫn chưa có phương pháp nào nhanh hơn việc truyền electron qua dây dẫn trên một đế bán dẫn phẳng (giả sử tín hiệu không cần di chuyển từ đầu này sang đầu kia của đế). Tuy nhiên, xếp chồng các transistor lên trên các transistor khác là giải pháp thay thế tốt nhất tiếp theo, và trong một số trường hợp, thậm chí còn tốt hơn SoC phẳng vì một số đường dẫn tín hiệu theo chiều dọc có thể ngắn hơn.

Trong một bài thuyết trình gần đây, Taejoong Song, phó chủ tịch phát triển kinh doanh của Samsung Foundry, đã trình bày một lộ trình với cấu trúc logic-on-logic được gắn trên một đế bán dẫn, kết hợp một đế 2nm (SF2) trên đầu một đế 4nm (SF4X), cả hai đều được gắn trên một đế khác. Về cơ bản, đây là một IC 3D trên một gói 2.5D, tương tự như khái niệm 3.5D hoặc 5.5D đã đề cập trước đó. Ông Song cho biết nhà máy sản xuất sẽ bắt đầu xếp chồng SF1.4 lên trên SF2P, bắt đầu từ năm 2027. Điểm đặc biệt hấp dẫn của phương pháp này là khả năng tản nhiệt. Với việc logic được tách biệt khỏi các chức năng khác, nhiệt có thể được dẫn ra khỏi các đế xếp chồng thông qua đế bán dẫn hoặc bất kỳ mặt nào trong năm mặt tiếp xúc.

Hình 5: Thiết kế 3D-IC của Samsung dành cho AI. Nguồn: Samsung

Trong khi đó, Intel sẽ tận dụng công nghệ Foveros Direct 3D để xếp chồng các lớp logic lên nhau, theo kiểu mặt đối mặt (face-to-face) hoặc mặt đối lưng (face-to-back). Theo một tài liệu kỹ thuật mới của Intel, phương pháp này cho phép tích hợp chip hoặc wafer từ các xưởng sản xuất khác nhau, với băng thông kết nối được xác định bởi khoảng cách giữa các via đồng. Tài liệu cũng đề cập phiên bản đầu tiên sẽ sử dụng khoảng cách via đồng 9µm, trong khi thế hệ thứ hai sẽ sử dụng khoảng cách 3µm.

Hình 6: Foveros Direct 3D của Intel. Nguồn: Intel

Ông Immaneni của Intel cho biết: “Công nghệ 3D-IC đích thực đến từ Foveros và cả liên kết hybrid nữa. Bạn không thể áp dụng quy trình thiết kế truyền thống, nơi bạn lắp ráp các thành phần, chạy xác nhận và sau đó mới phát hiện ra vấn đề. Cách tiếp cận này không còn hiệu quả vì nó ảnh hưởng đến thời gian đưa sản phẩm ra thị trường. Do đó, điều cần thiết là cung cấp một môi trường mô hình thử nghiệm (sandbox) để đảm bảo tính dự đoán. Nhưng ngay cả trước khi bước vào môi trường thiết kế chi tiết này, tôi muốn chạy phân tích cơ học/điện/nhiệt. Tôi muốn kiểm tra khả năng kết nối để tránh các lỗi hở mạch và ngắn mạch. Trong lĩnh vực 3D-IC, gánh nặng nằm nhiều hơn ở khâu thiết kế mã lệnh so với khâu thực thi."

Công nghệ Foveros cho phép xếp chồng một khuôn logic hoạt động lên trên một khuôn khác (chủ động hoặc thụ động), với khuôn nền được sử dụng để kết nối tất cả các khuôn trong gói ở khoảng cách 36 micron. Bằng cách tận dụng phương pháp phân loại tiên tiến, Intel tuyên bố có thể đảm bảo tỷ lệ khuôn tốt lên đến 99% và tỷ lệ thành phẩm đạt 97% sau khi kiểm tra lắp ráp.

Trong khi đó, CoWoS của TSMC đã được NVIDIA và AMD sử dụng để đóng gói tiên tiến cho chip AI. Về cơ bản, CoWoS là phương pháp đóng gói 2.5D, sử dụng lớp trung gian (interposer) để kết nối SoC và bộ nhớ HBM thông qua các via xuyên đế bán dẫn (TSV). Kế hoạch SoIC của TSMC tham vọng hơn, tích hợp cả bộ nhớ trên logic cùng với các thành phần khác, chẳng hạn như cảm biến, trong một cấu trúc 3D-IC ngay từ giai đoạn đầu sản xuất. Điều này có thể giúp giảm đáng kể thời gian lắp ráp các lớp, kích thước và chức năng khác nhau. TSMC cho rằng sơ đồ liên kết của họ cho phép tạo các kết nối nhanh hơn và ngắn hơn so với các phương pháp 3D-IC khác. Theo một báo cáo, Apple sẽ bắt đầu sử dụng công nghệ SoIC của TSMC từ năm sau, trong khi AMD sẽ mở rộng việc áp dụng phương pháp này.

Những cải tiến khác

Sự tiến triển trong công nghệ quy trình và đóng gói đang mở ra cánh cửa cho một bức tranh cạnh tranh rộng lớn hơn trong lĩnh vực bán dẫn. Khác biệt so với quá khứ, nơi các nhà sản xuất chip hàng đầu, nhà cung cấp thiết bị và các công ty thiết kế điện tử tự động (EDA) định hướng lộ trình cho chip, thì kỷ nguyên của chiplet trao quyền cho khách hàng cuối tham gia vào quá trình ra quyết định. Điều này phần lớn là nhờ khả năng tích hợp nhiều tính năng hơn trong một gói so với giới hạn của bản reticles trong một SoC. Gói chiplet có thể được mở rộng theo chiều ngang hoặc chiều dọc linh hoạt theo nhu cầu, và trong một số trường hợp, chúng có thể cải thiện hiệu suất chỉ thông qua việc tối ưu hóa bố trí tầng theo chiều dọc (vertical floor-planning).

Tuy nhiên, với tiềm năng khổng lồ trong lĩnh vực điện toán đám mây và biên mạng - đặc biệt là với sự bùng nổ của trí tuệ nhân tạo (AI) trên mọi phương diện - ba xưởng sản xuất bán dẫn hàng đầu cùng các hệ sinh thái của họ đang tích cực chạy đua để phát triển các khả năng và tính năng mới. Trong một số trường hợp, các nhà sản xuất tận dụng lợi thế từ những công nghệ sẵn có. Tuy nhiên, để khai thác tối đa tiềm năng của chiplet, một số công nghệ hoàn toàn mới cũng cần được phát triển.

Ví dụ, Samsung đã bắt đầu tiết lộ kế hoạch về HBM (Bộ nhớ Băng thông Cao) tùy chỉnh. Giải pháp này bao gồm các khối xếp chồng DRAM 3D tích hợp với một lớp logic có thể lập trình được đặt bên dưới. Đây là lần tái khởi động thứ hai của phương pháp tích hợp bộ nhớ logic. Trước đây, vào năm 2011, Samsung và Micron đã hợp tác phát triển Hybrid Memory Cube (HMC), đóng gói một khối DRAM trên một lớp logic. Sau đó, chuẩn HBM do JEDEC thiết lập đã thống lĩnh thị trường và HMC gần như biến mất. Tuy nhiên, bản thân phương pháp HMC không tồn tại khuyết điểm kỹ thuật nghiêm trọng, mà có thể là do thời điểm ra mắt chưa phù hợp.

Trong phiên bản mới này, Samsung dự định cung cấp HBM tùy chỉnh như một lựa chọn linh hoạt. Bộ nhớ là một trong những yếu tố then chốt quyết định hiệu năng của hệ thống. Khả năng đọc/ghi dữ liệu nhanh hơn và giảm thời gian di chuyển dữ liệu giữa bộ nhớ và bộ xử lý có thể mang lại tác động đáng kể đến cả hiệu suất và mức tiêu thụ điện năng. Hiệu quả của hệ thống có thể được cải thiện đáng kể nếu bộ nhớ được thiết kế phù hợp với khối lượng công việc hoặc loại dữ liệu cụ thể. Thêm vào đó, việc tích hợp một lớp logic có thể lập trình được bên trong mô-đun bộ nhớ sẽ cho phép thực hiện một phần xử lý ngay tại đó, từ đó tối ưu hóa hiệu suất tổng thể và giảm thiểu lượng dữ liệu cần di chuyển.

Hình 7: Lộ trình và cải tiến của Samsung. Nguồn: Semiconductor Engineering/ MemCon 2024

Intel đang tập trung nghiên cứu giải pháp tối ưu hóa phân phối điện năng đến các transistor được tích hợp với mật độ ngày càng cao. Đây là thách thức dai dẳng trong bối cảnh mật độ transistor và số lớp kim loại tăng theo từng thế hệ sản xuất. Phương pháp phân phối điện năng truyền thống từ mặt trên chip xuống dưới đang gặp phải hai vấn đề chính ở các node tiên tiến nhất. Thứ nhất là đảm bảo cung cấp đủ điện năng cho tất cả các transistor. Thứ hai là nhiễu điện, có thể xuất phát từ nguồn cấp điện, đế bán dẫn hoặc nhiễu điện từ trường. Nếu không có lớp chắn hiệu quả - điều này ngày càng khó khăn do lớp điện môi và dây dẫn mỏng hơn ở mỗi thế hệ sản xuất mới - nhiễu điện sẽ ảnh hưởng đến tính toàn vẹn của tín hiệu.

Cung cấp điện năng thông qua mặt sau của chip có thể giảm thiểu đáng kể các vấn đề nêu trên và giúp giải quyết tình trạng tắc nghẽn đường dẫn điện. Tuy nhiên, phương pháp này cũng đi kèm với những thách thức kỹ thuật khác, chẳng hạn như việc khoan lỗ xuyên qua đế bán dẫn mỏng hơn mà không gây hư hỏng về mặt cấu trúc. Intel dường như đã khắc phục được những thách thức này và dự kiến sẽ giới thiệu giải pháp phân phối điện mặt sau PowerVia trong năm nay.

TSMC dự kiến triển khai giải pháp cung cấp điện năng cho chip thông qua mặt sau của chip cho A16 vào năm 2026/2027. Samsung cũng có lộ trình tương tự, dự kiến tích hợp công nghệ này vào SF2Z 2nm.

Intel cũng đã công bố kế hoạch sử dụng đế bán dẫn thủy tinh, giúp cải thiện độ phẳng và giảm thiểu lỗi so với đế bán dẫn CMOS. Điều này đặc biệt quan trọng ở các node tiên tiến, nơi mà ngay cả các vết lõm kích thước nano cũng có thể gây ra sự cố. Tương tự như phân phối điện năng mặt sau, việc sử dụng đế bán dẫn thủy tinh cũng đi kèm với những thách thức về xử lý vật liệu. Tuy nhiên, ưu điểm của thủy tinh là có hệ số giãn nở nhiệt tương đương với silic, do đó tương thích với quá trình giãn nở và co lại của các thành phần silic, chẳng hạn như chiplet. Sau nhiều năm nằm ngoài cuộc chơi, đế bán dẫn thủy tinh đột nhiên trở nên rất hấp dẫn. Thực tế, cả TSMC và Samsung cũng đang nghiên cứu đế bán dẫn thủy tinh và toàn ngành đang bắt đầu nghiên cứu thiết kế với vật liệu này, cải thiện khả năng xử lý để tránh nứt vỡ và phương pháp kiểm tra chất lượng hiệu quả.

Trong khi đó, TSMC tập trung mạnh vào việc xây dựng hệ sinh thái và mở rộng các dịch vụ cung cấp quy trình sản xuất. Nhiều nguồn tin trong ngành cho biết thế mạnh thực sự của TSMC là khả năng cung cấp bộ công cụ phát triển quy trình (process development kit) cho hầu hết mọi quy trình hoặc phương pháp đóng gói. Theo Nikkei, nhà máy này sản xuất khoảng 90% chip tiên tiến nhất trên toàn cầu. TSMC cũng có nhiều kinh nghiệm nhất về đóng gói tiên tiến trong số các nhà máy chip hiện nay, đồng thời sở hữu hệ sinh thái rộng lớn và toàn diện nhất, đây là một yếu tố quan trọng.

Hệ sinh thái đóng vai trò then chốt. Ngành công nghiệp chip điện tử phức tạp và đa dạng đến mức không một công ty nào có thể tự mình thực hiện tất cả các khâu. Câu hỏi đặt ra trong tương lai là mức độ hoàn thiện thực sự của các hệ sinh thái này, đặc biệt là nếu số lượng quy trình sản xuất tiếp tục tăng. Ví dụ, các nhà cung cấp EDA đóng vai trò hỗ trợ thiết yếu. Để bất kỳ quy trình hoặc phương pháp đóng gói nào thành công, các nhóm thiết kế cần đến khả năng tự động hóa. Tuy nhiên, càng nhiều quy trình và lựa chọn đóng gói thì việc các nhà cung cấp EDA hỗ trợ mọi thay đổi hoặc cải tiến gia tăng sẽ càng khó khăn, và có khả năng dẫn đến thời gian trễ giữa việc thông báo và giao hàng sẽ càng lớn.

Kết luận

Những biến động gần đây trong chuỗi cung ứng toàn cầu và tình hình địa chính trị đã khiến Hoa Kỳ và Châu Âu nhận ra tầm quan trọng của việc di dời sản xuất trở lại nội địa và các nước đồng minh ("friend-shoring"). Các khoản đầu tư vào nhà máy sản xuất chất bán dẫn (fabs), thiết bị, công cụ và nghiên cứu đang ở mức chưa từng có. Mặc dù ảnh hưởng của điều này đối với ba nhà sản xuất chip hàng đầu vẫn chưa rõ ràng, nhưng chắc chắn là nó đang thúc đẩy một số công nghệ mới như quang học kết hợp dữ liệu gói CPO (co-packaged optics), hàng loạt vật liệu mới và điện toán lạnh (cryogenic computing).

Nguồn tham khảo

1. Mini-Consortia Forming Around Chiplets, March 20, 2023; E. Sperling/Semiconductor Engineering
2. TSMC also is the largest shareholder (35%) in Global Unichip Corp., a design services company